チップ試作を伴うVLSI設計教育の例
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概要
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早稲田大学では1993年度から他大学に先駆けてチップ試作を伴うVLSI設計教育を実施している。本稿では、チップ試作を伴うVLSI設計教育の教育内容を報告し、半期の教育期間とCADがインストールされた十数台のWSそして数百万円のチップ試作予算があれば十分実施できることを明らかにする。本教育の授業としての位置付けを表1にまとめる。教育対象の学生はカウンタ回路といった簡単なデジタル回路を理解できるレベルであり、CADの使用経験者はいない。なお、設計の際は学生を5人程の班(1993年度計8班、1994年度計11班)に分け班毎に実施する。設計対象は表2に示すような簡単なマイクロプロセッサである。また、実装技術として、班毎に設計した複数のマイクロプロセッサを1つにマージする「多目的ゲートアレイ」を採用することで、チップ試作の費用を低くしている。さらに、半導体メーカーが現在量産しているゲートアレイ規模のマスターチップを採用することで、費用をより低くし数百万円に抑えている。表2の設計規則中のビット数やゲート数の制約は、ゲートアレイ規模といった実装制約に起因している。なお、図1に示すようなマクロを用いないセルの制約は、プリミティブなレベルでのマイクロプロセッサの回路理解を学生に促すためである。第2章では教育環境を述べ、第3章では(工程1)〜(工程5)といった設計工程別の教育手順と教育結果を述べる。
- 社団法人電子情報通信学会の論文
- 1996-03-11
著者
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