サンプルホールド回路を用いたPLL周波数シンセサイザの高速ロックアップに関する一検討
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概要
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近年、移動体通信機器において局部発振器回路に用いるphase-locked loop(PLL)周波数シンセサイザのロックアップ時間(lock-up time)の短縮が求められおり, 様々な方式が提案されている。本論文ではPLL周波数シンセサイザの構成要素の一つであるループフィルタ(loop filter)に注目し、この出力をサンプルホールド(sample and hold)する事により、出力信号のC / N比を損なわずに、ロックアップ時間の短縮を実現する方式を提案する。また、提案回路を試作し実験を行い、その検証を行う。
- 2000-01-21
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