25KゲートGaAsゲートアレー

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概要

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• 集積度25KゲートのGaAsゲートアレーを、ゲート長0.8μのBP-MESFETと3層配線技術により開発した。基本ゲートとしてBDCFLを採用し、ゲートの論理機能と配線負荷駆動能力を高めた。内部セル構成はBDCFL3入力NOR構成とし、チップサイズ10.7mm□内に24320BCを配置し、消費電流低減の為に-1.6Vの電源を採用した。BC使用率90%の時にI, Oを含め、消費電力25Wである。I/OレベルはECL互換とし電源電圧-2Vを使用している。配線メタルにはAu配線を使用し、配線容量の低減の為に、層間絶縁膜として比誘電率3.4のPIを用いた。アセンブリは80μのTAB技術を用いた。

• 社団法人電子情報通信学会の論文
• 1994-01-19

著者

• 岡本 正明

  住友電気工業(株)

• 金子 良明

  富士通株式会社

• 岡本 正明

  富士通株式会社

• 永田 幸平

  富士通株式会社

• 清水 治夫

  富士通株式会社

• 小柳 まや

  富士通

• 清水 聡

  富士通

• 清水 治夫

  富士通カンタムデバイス

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