URR浮動小数点数演算のためのパイプライン加減算器の設計とFPGAによる実現
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概要
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URR浮動小数点数と3重指数分割に基づく浮動小数点数の高速演算を目的として, 4ステージパイプライン加減算器を設計した。指数と仮数の分離, 仮数の桁合わせと加減算の実行, 演算結果の正規化, 指数と仮数の結合を, それぞれ1ステージで実行する。さらにパイプライン加減算器の機能を確認するためFPGAに実装して評価した結果, クロック周波数12MHzでURR浮動小数点数の演算を, 10MHzで3重指数分割に基づく浮動小数点数の演算を確認した。
- 一般社団法人情報処理学会の論文
- 1997-12-12
著者
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