階層レイアウト設計におけるクロック配線手法

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チップの高集積化、高速化に伴いクロックスキューを0に近づけるクロック配線の重要性はますます高まっている。クロックスキューとは、チップのクロック入力端子からクロックに同期する素子の入力までのディレイ差の最大であり、高速化のためにはこのクロックスキューをOに近づけることが必要である。また大規模チップのレイアウトにおいては、階層レイアウト手法が必須である。このとき、各階層内を考慮しながらチップ全体としてクロックスキューを0に近づけることが重要となる。これまで、クロックスキューを0にする配線手法としては[1]~[4]が報告されている。これらが対象とするモデルはあくまで単一階層内であり階層設計されたチップ全体に適用するのは難しい。もし、ビルディング・ブロックなどの階層設計レイアウトに適用する場合は各ブロックの境界上にクロック端子を1つ作り、これらのブロックが存在する階層での配線を行う。本論文では、階層化レイアウト設計において、各ブロックの境界上のクロック端子を1つに限定せず、しかもブロック内およびブロック間を含めたチップ全体で、スキューが最小となるクロック配線手法について述べる。
一般社団法人情報処理学会の論文
1994-09-20

階層レイアウト設計におけるクロック配線手法

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