ウェーブパイプライン化による高速冗長符号積和演算器の設計(アーキテクチャ一般及びチップマルチプロセッサ)(デザインガイア2003 : VLSI設計の新しい大地を考える研究会)
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概要
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近年,プロセッサの周波数向上の要求の一方でプロセステクノロジのディープサブミクロン化が進み,配線遅延が性能におよぼす影響が大きくなってきている.本稿では従来の最大遅延にクロック周波数を合わせた設計手法とは異なり,最大遅延と最小遅延の差によってクロック周波数が決定されるウェーブパイプライン手法を冗長符号積和演算器に対して適用することで,チップ面積を変化させずにスループットを向上させる演算器を提案する.
- 一般社団法人情報処理学会の論文
- 2003-11-27
著者
-
田中 清史
北陸先端科学技術大学院大学
-
山本 達也
北陸先端科学技術大学院大学 情報科学研究科
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田中 清史
北陸先端科学技術大学院大学情報科学研究科:科学技術信仰事業団さきがけ研究21「機能と構成」領域
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