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東京大学大学院工学系研究科電子工学 | 論文
- Interconnect-Aware Pipeline Synthesis for Array-Based Architectures
- 準形式的モデル検査のハードウェア実装による高速化の検討(モデル・回路,組込技術とネットワークに関するワークショップETNET2008)
- 内部等価点の推定によるルールベース高位検証の高精度化(高位検証,デザインガイア2008-VLSI設計の新しい大地)
- 内部等価点の推定によるルールベース高位検証の高精度化(高位検証,デザインガイア2008-VLSI設計の新しい大地-)
- FPGAを用いたSmith-Waterman Algorithmの高速化(科学技術計算)
- Multi-Level Bounded Model Checking with Symbolic Counterexamples
- 高位合成ツールを利用したハードウェアアルゴリズムの最適化(最適化技術,システム設計及び一般)
- 反例と設計分割に基づく高位設計に対する効率的な設計修正支援手法(検証技術,システム設計及び一般)
- 形式的検証を用いたプロセッサエラー回復機構の耐性評価手法の検討(検証技術,システム設計及び一般)
- 論理関数の充足不可能性に注目した論理回路デバッグ手法の検討
- 論理関数の充足不可能性に注目した論理回路デバッグ手法の検討
- A Unified Framework for Equivalence Verification of Datapath Oriented Applications
- An Equivalence Checking Method for C Descriptions Based on Symbolic Simulation with Textual Differences(Simulation and Verification, VLSI Design and CAD Algorithms)
- ボトムアップ解析に基づくSpecC記述間の等価性検証(検証・シミュレーション,システム設計及び一般)
- ボトムアップ解析に基づくSpecC記述間の等価性検証(検証・シミュレーション,システム設計及び一般)
- An Automatic Method of Mapping I/O Sequences of Chip Execution onto High-level Design for Post-Silicon Debugging
- 論理関数の充足不可能性に注目した論理回路デバッグ手法の検討(設計技術,組込み技術とネットワークに関するワークショップETNET2012)
- 論理関数の充足不可能性に注目した論理回路デバッグ手法の検討(設計技術,組込み技術とネットワークに関するワークショップETNET2012)
- 動作レベル・レジスタ転送レベル混在設計記述向け高位合成手法(動作レベル設計と配線手法,システムオンシリコンを支える設計技術)
- 潜在的な依存関係を利用した高位設計デバッグ支援手法(システム設計,システム設計及び一般)
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