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高橋 啓 | (株) 企画開発
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代数的手法を用いたパイプライン方式CPUの設計検証
代数的手法を用いたCPU KUE-CHIP2の段階的設計およびその正しさの証明
代数的言語ASLによる回路設計支援システムにおけるSFL記述への詳細化とその変更及びそれらの正しさの検証
パイプライン段数を考慮したASIP設計最適化の検討
VHDLで記述されたシステム仕様のプロセスレベルでのHW/SW分割の一手法
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