高基数に基づく選択型高速除算器の構成
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概要
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本論文では, 高基数に基づく選択型高速除算器を提案する. 本除算器では, 各列の遅延時間の減少を目的として, ボローセーブとBLAという新たな減算の高速化手法を用いる. また, 高基数による各列の遅延時間の増加の問題を解決するために, 各商ディジットの演算を並列に行い, それぞれの最上位ボロー信号から部分剰余を容易に選択するといった選択型高速除算器の構成法を提案する. 最後に, 遅延時間を単位ゲート遅延を用いて算出し, VLSI設計システムPARTHENONを用いてVLSI評価を行う. その結果, 基数がXの場合, ボローセーブとBLAの高速化手法を用いたセル配列除算器に対して, ほぼlog_2X倍の高速化が図れることを明らかにする.
- 1997-06-26
論文 | ランダム
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