回路疑似変換による順序回路テスト生成の一手法
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概要
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組合せテスト生成複雑度でテスト生成可能な順序回路では, その順序回路のテスト生成問題は, フリップフロップを信号線に置き換えた (組合せ変換した) 組合せ回路におけるテスト生成問題に帰着できる. 本論文では, この性質を一般の順序回路に拡張する. 具体的には, 与えられた順序回路において, 平衡構造を有する部分回路を抽出し, その部分回路を組合せ変換した順序回路についてテスト生成を行い, 得られたテスト系列を元の順序回路のテスト系列に戻すというテスト生成法を提案する. この手法では, 組合せ変換によってフリップフロップ数が減少するので, 元の順序回路よりフリップフロップ数が減少している分だけテスト生成時間の短縮が期待できる. 提案する手法の有効性を ISCAS '89ベンチマーク回路による実験によって評価する. / The test generation problem for a sequential circuit capable of generating tests with combinational test generation complexity can be reduced to that for the combinational circuit formed by replacing each FF in the sequential circuit by a wire. In this paper, we consider an application of this approach to general sequential circuits. We propose a test generation method using circuit pseudo-transformation technique: given a sequential circuit, we extract a subcircuit with balanced structure which is capable of generating tests with combinational test generation complexity, replace each FF in the subcircuit by wire, generate test sequences for the transformed sequential circuit, and finally obtain test sequences for the original sequential circuit We also estimate the effectiveness of the proposed method by experiment with ISCAS '89 benchmark circuits.
- 社団法人情報処理学会の論文
- 1997-05-15
社団法人情報処理学会 | 論文
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