MPSoCのレイアウト評価と階層レイアウト手法

概要

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システムの複雑化に伴ってSystem on Chip(SoC)には多数のプロセッサコアが搭載されることが今後予想されている。このようなSoCはMPSoC(Multi/Many Core Processor System on a Chip)と呼ばれ、実装された多数のコア間の接続手法が大きな問題となると予想されており、従来のバス接続に変わって接続信号をパケット化して通信するNetwork on Chip(NoC)が有望視されている。現在においてもSoCの物理設計、すなわち配置配線には、多数の論理素子の接続のために膨大な配線を行う必要があり多大な時間が必要となっているが、今後のコア数の増大に従ってさらに多大な時間が必要となる。しかし、NoCを利用すると多数のコアの配置配線の時間が大幅に短縮される他、接続の規則性からなる再構成容易性からコア数の増加やコアの交換といった回路の一部修正が簡単になると予想されている。本稿では、MPSoCにおけるNoCの優位性を確認するため、1)一般的なバスベースMPSoCとNoCベースのMPSoCとのレイアウト結果における総配線長やツールの運用時間などの比較、2)NoCのレイアウト手法、3)コア数の増大や、コアの交換などの場合のバスベースMPSoCとNoCベースのMPSoCのレイアウト結果の比較などを行った。その結果、16コア以上のMPSoCの場合、NoCはバスベースと比較してそう配線長や再構成容易性の観点で優位性があることを確認できた。
一般社団法人電子情報通信学会の論文
2013-01-21

著者

中村祐一
NECグリーンプラットフォーム研究所

MPSoCのレイアウト評価と階層レイアウト手法

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