組み込み遅延測定回路を用いた時分割オンチップパス遅延測定のための入力系列データ量削減の1手法(設計/テスト/検証)

概要

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時分割遅延測定法は,オンチップ遅延測定の測定時間短縮に有効である.しかしながらこの手法はスキャン入力系列以外に測定パスを選択するための制御入力系列(測定パス選択入力系列),及び測定間のシフト数を制御するための制御入力系列(シフト量制御入力系列)が必要となる.これらの制御入力系列のデータ量はデータオーバヘッドとなる.このため制御入力のデータ量は極力少ないことが望ましい.本研究では,時分割遅延測定のための入力系列のうち測定パス選択データ,及びシフト量制御データの削減による入力系列データ量削減法を提案する.測定パス選択データの削減は,測定パスの終端(エンドポイント)を考慮することにより行われる.またシフト量制御データは測定に要するシフトクロック数を考慮することにより行われる.提案法適用により測定パス選択入力系列のデータ量が従来法の72.6%,シフト量制御入力系列のデータ量が従来法の32.2%,入力系列全体のデータ量が従来法の82.2%となることを確認した.
一般社団法人電子情報通信学会の論文
2012-06-15