SysMLを用いたシステム開発における制約の充足可能性検証(組込みシステム開発手法,組込み技術とネットワークに関するワークショップETNET2012)
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概要
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SysMLは,ハードウェア,ソフトウェア,人などを含めたシステムの包括的なモデリングに利用でき,システムの設計,解析,検証が可能になると期待されている.しかしながら,SysMLの要求図やパラメトリック図などを用いて設計上の各種制約を記述することはできるが,それらの制約をどのように設計に織り込み,設計結果がそれらの制約を満たすかどうかを検証する方法については明らかにされていない.そこで,本稿ではFMEAを用いて要求図で表現できる抽象的な制約を具体的にし,設計上の制約を洗い出し,さらに,SMTソルバであるYicesを用いて,それらの制約を設計が充足しているかどうかを検証する手法を提案する.
- 2012-02-24
著者
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福田 晃
東京女子医科大学医学部消化器外科学
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福田 晃
九州大学大学院システム情報科学研究院
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福田 昇
東京女子医科大学消化器外科
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久住 憲嗣
九州大学システムlsi研究センター
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福田 晃
九州大学大学院システム情報科学府・研究院
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福田 晃
Nara Institute Of Science And Technology
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福田 晃
九州大学
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Fukuda A
Shizuoka Univ. Shizuoka‐shi Jpn
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Fukuda A
Nara Inst. Sci. And Technol.
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Fukuda Akira
Department Of Orthopaedic Surgery Faculty Of Medicine The University Of Tokyo
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Fukuda Akira
The Department Of Electrical Engineering Shizuoka University
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Fukuda A
Graduate School/faculty Of Information Science And Electrical Engineering Kyushu University
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福田 哲志
九州大学大学院システム情報科学府
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久住 憲嗣
九州大学大学院システム情報科学府
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福田 晃
九州大学大学院システム情報学府・研究院
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久住 憲嗣
九州大学システム:LSI研究センター
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