3次元LSI技術の現状及び将来技術の課題(配線・実装技術と関連材料技術)

概要

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近年、3次元LSIの研究開発が加速しており、そのフェーズも研究や初期量産レベルから量産を目指した開発に移行してきた。本論文では先ず現状の3次元LSI技術をイメージセンサCSP(チップサイズパッケージ)にこの技術を適用した例について述べる。将来の3次元LSIは104本以上のチップ間の配線が必要になる。この構造でもチップ面積の増加を極力抑えることが重要である。このためには貫通配線及びバンプピッチを5μm以下にすることが必要である。この実現のためには5つの技術課題がある。(1)微細貫通電極形成、(2)微細ピッチマイクロバンプ、(3)ウェハ薄原化、(4)チップ接着、(5)ファインチップアライメント技術である。これらの技術開発の現状を紹介する。チップ積層方法はCoC(Chip on Chip)、CoW(Chip on Wafer)、WoW(wafer on Wafer)の3種類があるが、機能やサイズが異なるような機能チップの積層ではCoCかCoW方式にする必要がある。これらの積層方式を実用化するためには短TAT化が重要であり、これを主眼において技術開発を進めることが必要である。
社団法人電子情報通信学会の論文
2007-01-29