System Verilogチュートリアル(デザインガアイ2006-VLSI設計の新しい大地を考える研究会)

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概要

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• JEITA(社団法人電子情報技術産業協会)EDA技術専門委員会/標準化小委員会傘下で,10社のメンバにより組織されているSystemVerilogタスクグループが,SystemVerilogの「設計のための構文」及び「検証のための構文」の中から「アサーション」をチュートリアル形式で説明します.

• 一般社団法人情報処理学会の論文
• 2006-11-28

著者

• 岡本 実幸

  三洋半導体株式会社

• 李 建道

  メンター・グラフィックス・ジャパン株式会社

• 高嶺 美夫

  株式会社ルネサステクノロジ

• 浜口 加寿美

  松下電器産業株式会社

• 明石 貴昭

  日本シノプシス株式会社

• 湯井 丈晴

  株式会社沖ネットワークエルエスアイ

• 後藤 謙治

  日本ケイデンス・デザイン・システムズ社

• 杉浦 正志

  株式会社図研

• 土屋 丈彦

  株式会社東芝

• 千綿 幸雄

  富士通株式会社

• 竹田津 弘州

  松下電器産業株式会社

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