A-1-31 入力信号の立上がり時間を考慮したLSIの配線遅延解析(A-1.回路とシステム,基礎・境界)

スポンサーリンク

概要

• 論文の詳細を見る
• 社団法人電子情報通信学会の論文
• 2005-09-07

著者

• 青木 勇樹

  法政大学大学院情報電子工学専攻

• 藤田 実

  法政大学工学部電子情報学科

• 市来 史明

  法政大学工学研究科情報電子工学専攻

• 青木 勇樹

  ローム株式会社

関連論文

• 各種演算機能をもたせた0.18μm CMOS VLSIの設計と試作評価
• 機能拡充と設定が容易なタイミングコントローラの構造とFPGAによる実現
• A-1-31 入力信号の立上がり時間を考慮したLSIの配線遅延解析(A-1.回路とシステム,基礎・境界)

スポンサーリンク