CMOSゲートアレイにおけるクロックパルス幅補正方式
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概要
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CMOS LSIを用い大型システムを構成し、システムクロックを分配すると、伝送経路においてパルス幅が劣化し、動作速度が制限されるという問題がある。今回、受信したクロックのパルス幅の補正方式をCMOSゲートアレイにより開発し、良好な結果を得たので報告する。
- 社団法人電子情報通信学会の論文
- 1995-09-05
CMOS LSIを用い大型システムを構成し、システムクロックを分配すると、伝送経路においてパルス幅が劣化し、動作速度が制限されるという問題がある。今回、受信したクロックのパルス幅の補正方式をCMOSゲートアレイにより開発し、良好な結果を得たので報告する。