素子微細化の諸問題とバリステイックMOSFET

概要

論文の詳細を見る
LSI開発のトレンドに依れば、今世紀末にはチップ上に20億個程度の素子を集積した、1ギガビットのメモリが実現されると云われている。21世紀初頭に、我々を取りまく環境に何を期待できるだろうか。現在でも情報処理技術の進歩により、便利な機器・装置に溢れている。確かに便利なのだが、実際に対処してみると意外に閉口することが多い。人間が頭や手足を駆使して機器にアクセスし、複雑な機器の要求に合わせることが求められるからであろう。21世紀初頭には、機器が自分の"頭"を使って人間にアクセスし、人間に負担を感じさせずに必要な機能を果たしていくようにしたい。そのためには、機器が人間にかなり近い"知能"を持って人間とコミュニケートできなければならない。その"頭脳"を供給するためには、どの程度の集積度の回路システムを必要とするのか。新しいアーキテクチュアを導入するとしても、少なくとも現状を大きく凌ぐレベルが予想され、将来必要とされる超高集積への要請は1ギガの時代を迎えても弱まっていない。将来の超高集積システムに備えて、上記の"頭脳"に最適な機能素子を新たに開発することが望ましい。しかし、先ずは実績のあるMOS素子によるシステム構成を想定するのが自然である。現在1/4μm程度の素子が議論されているが、将来の超高集積システムに用いられる時には100nm以下となろう。従来MOS素子の微細化限界は0.1〜0.2μm程度と云われていたが、現在100nmを切る素子が各所で試作されている。勿論、100mm以下の素子がLSIに使用可能か否か、まだ結論は出せない。100nm以下に縮小されると、従来のマクロな素子に比べてその特性は色々と変わってくる。しかも、望ましくない変化が多い。素子の微細化限界を云々する判断基準は、今までのように従来トレンドの延長線上の高性能が実現できるか否かでなくなって来よう。素子特性の変化を考慮に入れて、回路技術や設計技術も変えていくことまで考える必要がある。マイナス面を他の技術でカバーすることも考え、その前提に立って超高集積な回路システムが実現できるかどうか、それはそれ以前に出ている製品に対して取って代わる競争力を有しているか、が問題である。他の技術でカバーしようのない問題点が露になったとき、あるいは回路システムはつくれるが、旧世代の回路システムを凌ぐ競争力を持ちえないことがはっきりすれば、そこを限界と考えざるをえないだろう。微細化の限界に繋がりかねない問題の一つに、"ゆらぎ"による素子特性のバラツキが挙げられよう。スケーリング比をαとしたとき、素子体積はα^3で小さくなり、一方不純物濃度はα^<-1>〜α^<-2>でしか変化しないから、素子中の不純物数はα〜α^2で減少する。ランダムに導入されるその数は、中心値の周りにゆらぎ、ポアソン分布するので、相対的なバラツキは微細化と共に増大する。微細化に伴う"数"の減少がランダムな"ゆらぎ"の増大をもたらす。ゆらぎの効果は、全く同一のプロセスを経て作られた多くの素子の、様々な特性のバラツキの増大となってあらわれる。ゆらぎが微細化の限界を決めるかどうかは、バラツキの増大の影響がどのくらいで、回路技術などで吸収しきれるか否かに掛かっている。この他にも微細化に伴う厄介な問題として、閾値電圧の低下によるサブスレショルド・リークの増大や、寄生抵抗(特にコンタクト部のオーミック抵抗)の増大が議論されている。前者は、低温動作に頼らず回路技術で回避仕切れるかどうかが問題であり、後者は従来に比べはるかに低抵抗のコンタクトを実用化できるかどうかに掛かる。
社団法人電子情報通信学会の論文
1994-09-26

素子微細化の諸問題とバリステイックMOSFET

スポンサーリンク

概要

著者

関連論文

スポンサーリンク