メモリテストシステムにおける高速・超低BERインターコネクション(プロセスクリーン化と新プロセス技術)
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概要
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メモリテストシステム内部の伝送ボトルネック解消を目的として、システム内ASICにフレキシブルに適用可能な高速・超低BER(Bit Error Rate)並列CMOSインターフェースマクロの開発を行った.本稿ではメモリテストシステム内部の伝送ボトルネックについて議論しシステム内部のインターコネクションそれぞれの階層における伝送ボトルネック解消の為のアプローチ、低ジッタ、低BER実現の課題と解決のアプローチについて述べる.開発したインターツェースマクロは、DC〜34.1Gbps(2.13Gbps × 16 channels)の伝送が可能であり、一つのマクロにTXとRXチャネルを合計16チャネルまで自由に構成可能で、複数のマクロを同一チップ内に自由に搭載可能である.更に、極めて低いBERを実現する為に、SerDes回路の4相クロック源として低ジッタのDDLL (Digital Delay Locked Loop)回路を開発した.それによりランダムジッタを1.5ps rmsと極めて低く抑えることができ、通常用いられるPLLクロックソースを採用した場合に比べて1/8以下の低ジッタ特性を達成した.結果として0.7UI at BER=10^<-19>という良好なアイ開口が得られた.そして更なる高速・高密度化への課題と、半導体プロセスヘの期待についても述べる.
- 社団法人電子情報通信学会の論文
- 2004-10-07