高時間分解能を持つ伝播遅延時間ばらつきのOn-Chip測定回路(VLSI回路,デバイス技術(高速,低電圧,低電力))

スポンサーリンク

概要

• 論文の詳細を見る

• ロジリクゲート1段の伝播遅延時間(CMOS 90nmノード)を直接AC測定可能な回路を提案した。最小測定単位はfan-out 1のインバータ1段である。伝播遅延時間は、Delay-Locked Loop(DLL)のvoltage-controlled delay line(VCDL)の制御電圧に変換され、この手法によって高時間分解能(1ps)が達成された。回路は、90nm CMOSテクノロジによって作製され、測定によって動作を確認した。また、この回路はsub-100nmテクノロジでの設計自動化において重要なデータである、チップ内遅延時間ばらつきの測定に役立つ。

• 社団法人電子情報通信学会の論文
• 2004-08-13

著者

• 松本 高士

  富士通研究所

関連論文

• 90nm CMOSテクノロジを使用しアクセス速度320ps、サイクル速度3.0GHzで動作する144Kb SRAMマクロ(VSLI一般(ISSCC'03関連特集))
• 高時間分解能を持つ伝播遅延時間ばらつきのOn-Chip測定回路(VLSI回路,デバイス技術(高速,低電圧,低電力))
• 高時間分解能を持つ伝播遅延時間ばらつきのOn-Chip測定回路(VLSI回路,デバイス技術(高速,低電圧,低電力))

スポンサーリンク