高速書き込み動作が可能なPNP負荷型RAM

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概要

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PNP負荷型の5.5KRAMマクロの開発を行った。アクセス及びサイクル時間の高速化のために、アドレスF,Fとバッファを一体化させたアドレスF/F付きデコーダ回路や、APD型ワード・ドライバ回路を採用した。また書き込み時間の高速化は、書き込み前半と後半とでメモリセルのβ_PNP>の要求性能が異なることに注目し、前半の高速化はトレンチを内部に突出させた「くさび」型メモリセルで、β_PNP>を下げることで行った。他方、後半の高速化のために、ライト・パルスよりも早めに書き込み電流を読みだし電流に減ずる回路を採用し、β_PNP>を上げることによって高速化を行った。これらの回路を採用して、tAA=800pS、tWC=3.5nSの性能を得られた。
社団法人電子情報通信学会の論文
1993-05-27

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