演算器系論理回路における等遅延配置アルゴリズム
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概要
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本論文ではデータ信号が順次伝播するような演算器系論理回路、特に加算、乗算等のレイアウト設計において、論理段毎の配線長のばらつきを小さくした、等遅延配置アルゴリズムについて提案する。ここで提案するアルゴリズムは、論理演算回路を構成するファンクションブロックに対して、伝播するデータ信号の流れに沿って順次トレースを行い、ビット毎の系列、論理段を決定して相対位置を求める。この配置方法は、論理段毎の配線経路パターンを一様にし、配線長のばらつきを小さくすることにより遅延差の小さい配置の実現を目的とする。提案したアルゴリズムに対しての評価を行い、有効性を示す。
- 社団法人電子情報通信学会の論文
- 1995-10-19