高速DRAMアーキテクチャの動向とパイプライン動作高速RowサイクルメモリFCRAM

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概要

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• DRAM高速化の手法をアーキテクチャの面から振り返り、これまでと違ったメモリコアの動作コンセプトのメモリDCRAMを提案する。自動リセット回路を用いたロウ・アドレス系を含むパイプライン動作で、同一バンクに対してもアクセス時間よりも短いサイクル時間20nsを実現した。実効バンド幅が高いこと、SRAMに類似した高速かつ単純な動作シーケンスのため、マルチメディアなど今後の新しい用途が期待される。マルチチップ構造の実装方法によりEmbeddedメモリに相当する性能を実現した。この新型コアは今後のシステムLSIのIPコアとして、システムメモリの中核としての性能を期待できる。

• 社団法人電子情報通信学会の論文
• 1998-10-16

著者

• 田口 眞男

  富士通dram事業部

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