VHDLを利用したシステム仕様記述/検証モデルの一考察

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概要

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交換システムのバグ削減や障害検出のためのモデル化手法は、現状では確立しておらず、システム方式設計の段階で、システムとしての信頼性を確保する手法の確立が必要である。開発した装置のシステム的な仕様バグを設計段階で効率よく検出/対処し、バグ要因の削減効果を期待するため、本稿ではシステム仕様の一部を、トップダウン設計として設計展開することを考慮して、ハードモデルを扱い易いVHDLモデルを記述し、システム動作の検証を行うアプローチについて検討・研究したので、その報告を行う。
社団法人電子情報通信学会の論文
1996-03-11

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