X線リソグラフィーを用いた0.12μm 4GビットDRAM用トランジスタ

概要

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DRAMは大容量化に伴い加工サイズの微細化が進んでおり, 4GDRAMにおいては0.12μm以下の加工寸法が必要となる。この4GDRAMを実現する技術は大きく分けて3項目(0.12μmアレイMOSFET技術, キャパシタ技術, 配線技術)である。この中で0.12μmアレイMOSFET技術はキャパシタ構造によらずすべてのDRAMセル, 更にはDRAM以外のデバイスにも共通な基本技術である。今回は, このアレイMOSFET技術に関して議論する。0.1μmのMOSFET技術に関しては多くの論文が発表されているが, それらは全てゲート長のみが0.1μm程度であるだけで, 配線ピッチ, チャネル幅は大きく, ゲート側壁膜も厚い(〜0.1μm)。しかしながら, 実際のアレイMOSFETでは配線ピッチが厳しい, ゲート側壁膜厚が薄い, ゲートとコンタクトの間隔が狭い等MOSFET特性に影響を与えるパラメータは少なくない。今回は, このようなアレイMOSFETを0.12μmルールで実際に作成して4GDRAM世代でのアレイMOSFETに関して議論する。
社団法人電子情報通信学会の論文
1997-03-06