パーシャルスキャン設計LSIの為の並列テストパタン故障シミュレータ

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概要

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現在までに, 数種類の並列テストパタン故障シミュレータが提案されている。しかし, これらのシミュレータは組合せ回路用に提案されたものであり, No Scanの記憶素子を搭載するLSIへの適用は実用的ではない。本論文では, これらの組合せ回路用のシミュレータを基本として, 特にNo ScanのRAM回路を搭載するPartital Scan設計のLSIのための並列テストパタン故障シミュレータについて述べる。また, ATPGが生成する組テストパタンを並列テストパタンシミュレートするための並び替え方法と, テストパ夕ン蓄積時における冗長なテストパタン生成の抑制力法を示す。そして, 最後に実チップの回路データを使用してコンカレント故障シミュレータとの比較実験を示す。
社団法人電子情報通信学会の論文
1997-08-19

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