one-passイベントドリブンによる同時故障シミュレーションの高速化
スポンサーリンク
概要
- 論文の詳細を見る
VLSIのテスト設計において、故障シミュレーションは計算機時間を最も要するプロセスの1つである。そしてこれまで数多くの故障シミュレーション技法が報告された。しかしながら、それらの計算時間オーダは全て同等であり、回路の大規模化に対応するには並列処理や上位モデル(HDL)の活用が今後益々重要になると予想される。そこで本稿は、上位モデルへの拡張が容易な同時法を対象に、そのシミュレーションオーバヘッドを軽減する手法について述べ、ISCASベンチマーク回路による実験結果を示す。それによると、アルゴリズムの簡単な変更で計算機時間を最大40%短縮することができる。
- 社団法人電子情報通信学会の論文
- 1995-04-28