セルベースレイアウトのための性能ドリブン概略配線手法
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概要
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セルベースVLSI(ゲートアレイ方式及びスタンダードセル方式)用の性能(タイミング)ドリブン概略配線手法を提案する.本手法では,クリティカルパスに与えられる遅延時間制約を各ネットごとに分割するのではなく,パス全体への制約として扱うことにより面積最適化を図りつつ遅延時間性能を保証することを可能としている.2つのタイミングドリブンスタイナー木アルゴリズム及び多種多シンクフロー問題に対するアルゴリズムを利用して実現したプログラムをISCASベンチマークデータに適用した結果,遅延時間制約を全く考慮しない場合と同じ面積最小化を実現し且つネット単位の制約の場合と同等のタイミング性能を満足する結果を得た.
- 1994-06-24