Laplace領域の解析的解法による高速高精度ゲートディレイ計算方法
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概要
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本稿では、数百MHz動作の高性能ロジックLSIについての動作高速検証を可能にする技術として、CMOSゲートディレイ計算方法(GALLOP法)を提案する。本方法ha、ゲートと配線負荷についての方程式を、従来の時間領域の反復数値解法に代えてLaplace領域の解析的解法で解くことにより、回路シミュレータ並みの精度を1/1000以下の計算時間で実現する。
- 一般社団法人情報処理学会の論文
- 2001-09-27