商用ソフトを用いないSFLベースのLSI試作の試行(<特集>実時間処理,組込システム及び一般)

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概要

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我々は今までにSFLを用いたLSI設計とVerilogによるシミュレーションをシームレスに行う設計環境を提案、構築してきた。今回、さらにフリーなEDAツールであるAlliance VLSI CAD Systemを組合せ、商用ソフトを用いずにレイアウトを作成、VDECを利用したLSI試作を行っている。SFL、Verilog、Allianceを用いたLSI試作環境を提案し、この設計試行の詳細を説明する。
一般社団法人情報処理学会の論文
2004-03-18

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