A wide-range all-digital duty-cycle corrector with output clock phase alignment in 65nm CMOS technology

スポンサーリンク

概要

• 論文の詳細を見る

• A wide-range all-digital duty-cycle corrector (ADDCC) with output clock phase alignment is presented in this paper. The proposed ADDCC can correct the duty-cycle error of the input clock to 50% duty-cycle. The acceptable duty-cycle range and frequency range of input clock is from 20% to 80% and from 250MHz to 1GHz, respectively. The proposed ADDCC is implemented on a standard performance 65nm CMOS process, and the power consumption is 1.52mW at 250MHz and 5.83mW at 1GHz, respectively.

論文 | ランダム

• 韓国の建築物における揮発性有機化合物関連の最近の研究動向
• 日本女性における子宮内膜がんと特に関連する生活様式と他の要因についての症例対照研究
• 心臓病の診断はどのように進めるか (心臓病のすべて) -- (心臓病を見つける)
• 新委員長インタビュー JP労組 山口義和委員長 対立→統合→融和→発展を視野に
• がん薬剤開発とバイオマーカー (特集 がんの個別化治療を目指したバイオマーカー)

もっと見る

スポンサーリンク