リーク電流抑制を伴う低電力設計方式による9bit, 20MS/s SAR ADC設計(システムLSIの応用とその要素技術,専用プロセッサ,プロセッサ,DSP,画像処理技術,及び一般)

概要

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集積回路のナノスケール製造プロセスでは、レイアウト依存効果(Layout Dependent Effect, LDE)の回路性能に対する影響は無視できなくなっている。本研究では、まず逐次比較ADC(SAR-ADC)に焦点を絞り、そのコンパレータ設計におけるSTI(Shallow Trench Isolation)ストレスに関連するエネルギー消費の概念を述べる。コンパレータはプリアンプとラッチから構成され、プリアンプの電力消費は、STIストレスの影響を考慮する際には、MOSFETのOD(Oixide Definition)長の関数により表現される。一方、ラッチで消費する電力はプリアンプ出力の寄生容量に依存する。我々は、STIストレスの影響とコンパレータのオフセットやゲイン、セッティング時間などの回路性能を同時に最適化する新しい設計方式を提案する。最適解は、GP(Geometric Programming)により導出する。さらに、低電力目的でEMCS(Eearly reset Merge Capacitor Switching)技法を採用する。ブートストラップ・スイッチの充電除去の改善ために、ダイナミックバルクバイアス回路が用いられる。提案ADCは、65nm CMOSプロセスで製造し、消費エネルギー合計は、20MS/s時に170.8-μwであり、54.1dB SNDRと66.3dB SFDE、8.69 ENOBを達成した。
2013-09-30