隣接テスト機構を用いたオンチップ遅延測定法(ディペンダブルコンピューティングシステム及び一般)

概要

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本研究では隣接テスト機構を用いたTime to Digital Converter(TDC)によるオンチップ遅延測定法を提案する.隣接テスト機構は任意の1ビット遷移パターンを生成することが可能である.このため従来のパスの活性化法よりも多くのパスをハザードなしに活性化することができる.従ってより多くのパスを高い精度で測定することができ,ロジック回路の内部パスの高品質な遅延解析が実現される.また隣接テスト機構は,入力されたベクトルを逐次1ビット遷移させることによりパスを活性化する.このため一般に1テストベクトルで活性化可能なパス数は,従来法と比較して多くなる.従って測定に要するスキャンイン回数を削減できる.評価実験から提案法適用により,平均で測定に必要なテストベクトル数がエンハンスドスキャンを用いた場合の56.2%となる.単一経路活性化可能パス数が従来のLaunch on Shift(LOS), Launch on Capture(LOC)活性化を用いた測定法と比較して7.1倍,3.5倍増加する.面積オーバヘッドは49.3%となり,これはスタンダードスキャンの35.8%,従来法の19.3%増となる.
2013-04-19