4次Fractional-N PLL周波数シンセサイザにおけるループ最適化(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
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概要
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本報告では、5μsecのセトリング時間実現を目的とした、4次Fractional-N PLL周波数シンセサイザのループ最適化設計手法について提案する。本手法では、MATLAB Control System Toolboxの利用により、セトリング時間とループ帯域の正確な関係を導出することによって、従来手法における2次式への近似による不正確さを克服し、同時に、プロセス・電圧・温度(PVT)変動によるばらつきの影響の排除を特徴とする。最適化設計手法は、1)さまざまなPVT条件におけるセトリング時間とループ帯域の正確な関係の導出、2)位相雑音と面積の関係の導出、3)PLLループ要素の導出の3つのステップで構成される。最適化設計手法は、1.8V 0.18μm CMOSテクノロジによるシミュレーションと実験結果によって正当性を検証された。
- 2012-07-19
著者
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