FPGAを用いたメニーコア評価基盤の構築とNoC評価

概要

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メニーコアプロセッサの現実的な振る舞いを観測し、よりコア数の多いメニーコアの設計手法を検証するための評価基盤を構築した。プロセッサに実装されるコア数が大幅に増えたときに、合計命令スループットを最大限引き出せるようなプロセッサ機能およびチップ内のネットワークを設計する必要がある。同時に、それらのプロセッサを互いに接続するネットワークも増加したコア数に対応できるような設計である必要がある。シミュレーションベースの評価では、複数コアのエミュレーションを同期させる負荷が大きく、これを軽減させるとシミュレーション結果が不正確になるという問題があった。これにに加え、チップ内のネットワークが輻輳を起こすような状況では、シミュレーションによる性能予測が実機と更に離れてしまう。本研究では、メニーコアプロセッサのチップ内およびチップ外のネットワークの実証実験が可能な FPGA 基板を設計し、その上で動作する SH-2 命令セットのプロセッサを実装した。さらに、このプロセッサを用いチップ内ネットワークの実験を行い、いくつかのトポロジの資源見積りを行った。
2013-07-24