接続性を考慮した完全並走配線最長化手法
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概要
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近年,LSIシステムにおける回路の高速化,微細化のため,PCB配線設計では差動ペア配線が多用され,かつ高い精度での信号遅延量の制御が求められている.本研究では,差動ペア配線のために,障害物を含む配線領域における完全並走配線を扱う.提案手法は,障害物を含む領域において,2連結成分と関節点を利用し接続性を調べつつ,始点から終点へ配線経路を逐次的に決定することで,2ネットが完全に並走し,できるだけ長い配線を求める.計算機実験により,接続性を考慮する提案手法の有効性を確認する.
- 2013-05-09
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