動的再構成可能ハードウェア向け設計環境におけるJHDLの利用に関する検討(FPGA設計環境とテスト,FPGA応用及び一般)

概要

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再構成可能ハードウェアにおけるアプリケーション開発において,その設計を効率的に行える記述言語や,抽象度の高いレベルでの性能評価を可能とする設計環境を用意することは重要である.このような設計環境の1つとしてBYU(Brigham Young University)により開発,配布されているJHDL(Just-another Hardware Description Language)がある.JHDLはJavaのクラスライブラリとして実現されており,Java言語を用いて回路の設計を行うことが可能である.JHDLはFPGA(Field Programmable Gate Array)の設計を主な対象としており,動的再構成への対応については,部分再構成への対応の提案に留まっている.そこで,本稿では,各種再構成可能ハードウェア向けの設計言語,設計環境の検討を行うにあたり,記述性という観点も含めてJHDLの適用性を検討した.BYUにより提案されているPRSocketを用いた部分再構成手法をもとに,JHDLを各種動的再構成手法へ対応させるために必要な記述手法や機能を明確にし,また,JHDLによる設計をより効率的に行うための機能拡張について提案する.
社団法人電子情報通信学会の論文
2011-01-10