Via数削減による大規模LSIレイアウトの高速DRC手法
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概要
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GDS? などのレイアウトデータでは,多層配線の配線間の接続箇所に Via が使用されているが,近年,DFM (Design for Manufacturability) 技術の浸透により,配置される Via の数が爆発的に増加している.Via 図形のデータが増加すると,DRC (Design Rule Check) を行う EDA ツールにとっては,計算コストが増大し,解析に多くの時間とメモリ空間を必要とする.そこで本研究では,解析データから Via を必要最小限まで擬似的に削減し,その上で DRC の一つである配線幅チェックを行った.Via を削減しない場合と比較して,数倍〜数百倍解析時間が短縮された.
- 2011-01-10
著者
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亀井 智紀
TOOL株式会社EDA製品事業部
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安部 拓哉
TOOL株式会社EDA製品事業部
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本垰 秀昭
TOOL株式会社EDA製品事業部
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渡邊 孝博
早稲田大学大学院情報生産システム研究科
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渡邊 孝博
早稲田大学大学院 情報生産システム研究科
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