Twin-Channel (TC)-MOSFETの提案とデバイスプロセスの検討
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概要
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本研究ではSiNの高精度ウェットエッチングを利用し、セルフアラインで作製可能な2つのΩゲートSiチャネル構造を有するTwin-Channel (TC)-MOSFETとその作製プロセスを提案した。まず、チャネル幅及び厚さを10nm x 10nmとし、TC-MOSFETにおいて作製可能なゲート構造に関して3次元デバイスシミュレーションを行った。ゲート長30nmとして解析した結果、トライゲート構造(L_<under>=0nm)と比較してΩゲート(L_<under>=3nm)構造とすることにより、ゲートオールアラウンド構造(L_<under>=5nm)とほぼ同等のデバイス特性が得られることが分かった。さらに、実際にデバイス作製プロセスの検討を行い、2つの40nm幅のSiチャネル構造をセルフアラインプロセスにより形成可能であることを示した。
- 社団法人電子情報通信学会の論文
- 2006-06-26
著者
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大見 俊一郎
東京工業大学
-
大見 俊一郎
東京工業大学総合理工学研究科
-
大見 俊一郎
東京工業大学・総合理工学研究科
-
酒井 徹志
東京工業大学総合理工学研究科
-
酒井 徹志
東京工業大学 大学院総合理工学研究科 物理電子システム創造専攻
-
大見 俊一郎
東京工業大学大学院総合理工学研究科
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