EOSによる高出力FETのアンバランス動作解析
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概要
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高出力FETの大出力化のためにチップサイズの増加が必要となるが、一般にパワー合成効率が悪化するという問題がある。その要因の一つとして、チップ内でのアンバランス動作によるものがある。これはFETチップを構成する複数のセル間でのマッチング条件のずれから、大振幅動作時に各セル間の位相、振幅の差が増大するためと考えられる。今回非接触でマイクロ波帯の電界変化を測定できるEOS(Electro-Optic Sampling)を用いて高出力FETのセル間の動作のアンバランスを解析した。
- 社団法人電子情報通信学会の論文
- 1996-09-18
著者
-
金森 幹夫
Nec Ulsiデバイス開研
-
梨本 泰信
NEC ULSIデバイス開発研究所
-
高橋 英匡
NECULSIデバイス開発研究所
-
金森 幹夫
Nec Ulsiデバイス開発研究所
-
高橋 英匡
NEC ULSIデバイス開発研究所
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