フラッシュメモリの消去ブロック分割法の検討

概要

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フラッシュメモリの消去ブロックの分割法を検討した.ブロックをワード線方向に平行に分割すると,最小ブロックが線単位となり,容量の異なるブロックの分割が容易となるが,非選択ブロックのデータディスターブ時間が増加する欠点がある.書込み時に非選択ブロックのソースを接地または開放すると,非選択ブロックのセルでは"0","1"データともにしきい値電圧は低下する.特に"1"データ側では,チャネル電流によるホット正孔注入が行われ,しきい値電圧は負になる.しかし,ソースをバイアスすると,チャネルは形成されずディスターブ耐性は向上することがわかった.この方法を用いると,"0"データ側も,浮遊ゲートとドレーン間の電位差が低下するので,F-Nトンネルによるドレーンへの電子の放出が少なくなりディスターブ耐性が向上することがわかった.しかし,このバイアス電圧を5.5V以上にするとソースへF-Nトンネルにより電子が抜けるので,5V程度が適性であることを見いだした.本方式を適用することにより,ワード線方向に平行にブロックを分割した場合でも,非選択ブロックのデータディスターブ耐性を10,000回以上確保することができた.
社団法人電子情報通信学会の論文
1993-11-25