ディープサブミクロンに対応した遅延計算システム

スポンサーリンク

概要

論文の詳細を見る
CMOS技術の進歩による高集積化が進むにつれて、トランジスタサイズや配線幅のディープサブミクロン化が進んできている。この傾向により、単位配線長の抵抗値および容量値が大きくなり、ゲートサイズは小さくなることから、配線遅延の方がゲート遅延よりも支配的な遅延となってきている。また、配線抵抗のシールディング効果に対して、ゲート遅延の計算に実効負荷容量を考慮しなければならない。本論文では、増加していく配線遅延をRC回路専用シミュレータ、減少していくゲート遅延を実効負荷容量[3]を考慮したモデルで計算を行なう高精度な遅延計算システムを提案する。本遅延計算システムを用い、ディープサブミクロン化によるプロセスのトレンドに従りた遅延計算精度の評価を行ない、0.18μmクラスのテスト回路においてSPICE比数%以下と十分な精度を宿られることを示した。
社団法人電子情報通信学会の論文
1999-03-03

著者

関連論文

スポンサーリンク