AC歩留まり予測
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概要
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同期回路の全ての有効パスの設計時での遅延時間の分布とその遅延時間が製造プロセスによって増加する確率の分布が既知であるとしてプロセス後のパス遅延時間の分布を求め、この分布からAC歩留まりを計算する。設計時でのパス遅延時間分布は実測できるが、ここではガウス分布で近似する。プロセスによるパス遅延時間増加の確率分布は指数関数で展開し、CMOS GAについての遅延故障データと矛盾しないように決定する。これにより、ACテストのクロック周波数が一定の値より小さい場合は設計時でのパス遅延時間のばらつきを小さく抑えた方が歩留まりが上がるが、クロック周波数が大きい場合になる等、AC歩留まりの解析、予測の可能性を示す結果が得られた。
- 社団法人電子情報通信学会の論文
- 1995-10-19