シミュレーション高速化のためのゲート/トランジスタ回路からの標準HDL-RTLモデルの自動生成
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概要
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顧客サイトでのASIC論理シミュレーションの高速化のため、ゲート/Tr.レベルのモジュールから、Verilog HDL/VHDL記述のRTLモデルを生成するHILEXTの開発を行った。HILEXTは、ゲート/Tr. 回路をRTL論理に変換するRTL論理抽出に加え、信号共有論理のグループ化と順序論理のタイミング最適化により、シミュレーション高速化のためのRTLモデル最適化を行う。生成モデルの性能評価として、同ーシミュレータ上のゲートTr.との性能比較とゲート/Tr.専用シミュレータ上のゲート/Tr.との性能比較を実施し、ASIC7モジュール平均で、前者は14倍、後者は5倍以上の高速化効果を確認した。
- 社団法人電子情報通信学会の論文
- 1995-12-14
著者
-
新舎 隆夫
(株)日立製作所
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小畑 誠
(株)日立製作所半導体事業部
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本村 哲朗
(株)日立製作所中央研究所
-
小島 智
(株)日立製作所半導体事業部
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本村 哲朗
(株)日立製作所システム開発研究所
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新舎 隆夫
日立
-
新舎 隆夫
(株)日立製作所汎用コンピュータ事業部
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