パス長制約を考慮した通信処理用FPGA向け配置・概略配線同時処理手法
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概要
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通信処理用FPGAを対象としたレイアウト合成では, 配線混雑度を小さく抑えると共に高速動作を可能とした回路設計が要求される. 本稿では, 通信処理用FPGAを対象に配線混雑度最小化を目的として提案された配置・概略配線同時処理手法を拡張し, タイミングがクリティカルな信号パスの長さ (パス長) の最大値を制約として与え, パス長を最大値以内に抑えることを可能とした手法を提案する. 提案手法は階層的2分割に基づく. 各2分割処理は, (0) パス長制約の評価. (1) 端子集合の2分割, (2) LUT集合の2分割, の3段階より構成される. (0)により, パス長制約がより厳しいパスを探索し, (1), (2) でそのようなパスのパス長が優先的に短くなる処理を実行することでパス長制約の満足を目指す. 提案手法をいくつかの通信処理用回路に適用し評価実験した結果を報告する.
- 1996-10-18
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