DRAMセル縮小化における課題

概要

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DRAMは, 過去のほぼ4半世紀の間に, Kビット級からGビット級まで, 100万倍の容量規模の増大を逐げた。将来にわたり, DRAMの大容量化における最重要なテーマは, メモリセルの縮小化である。表1に示すように, 設計基準の微細化に伴い, メモリセルの面積は世代交代毎にほぼ0.4倍の割合で縮小化されてきた。また, 素子の微細化に伴い, ビット線の容量もほぼ0.8倍の割合で低減されている。一方, 電源電圧は消費電力の削減のためほぼ同様の割合で低減されている。ところで, メモリセルからの読み出し信号電圧(ΔVB)は, ΔVB=(VCC/2)(1/(1+CB/(CS))), (VCC:電源電圧, CB:ビット線容量, CS:セル容量)で与えられる。上述のように, VCCとCBは, 世代毎にほぼ同じ割合でスケーリングされる。従って信号電庄を確保するためには, セルの容量を一定値以上に維持する必要がある。通常, センス時のノイズ等の影響を考慮した場合, 安定な読み出し動作のために必要な信号電圧は100〜200 mV程度であり, セル容量の下限値は, 世代によらずほぼ25-30 fFとなる。ここでは, スタック型, トレンチ型それぞれのメモリセル構造について, セル容量値確保のための必要技術について述べる。
社団法人電子情報通信学会の論文
1997-03-06