PWLによるゲート遅延解析手法
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概要
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ディープサブミクロン領域のLSIでは、デバイスの性能が向上する一方で、配線の寄生効果による遅延は増加している。このため負荷の大小により、次段ゲートへの入力波形のなまり値 (以下、時定数をτとする) が、数10ps〜数nsと広範囲に渡る。波形のなまり効果の遅延精度への影響はドライバモデルに大きく依存し、広範囲のなまり値に対して精度を保証するのは難しかった。今回、CMOS構成のセルを対象として、出力ドライバを等価的なインバータ回路で置き換え、このトランジスタのI-V特性をPiece Wise Linear (PWL[1]) モデルで扱ったゲート遅延解析手法を提案し評価を行ったので報告する。
- 社団法人電子情報通信学会の論文
- 1997-03-06
著者
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