Diagnosing Delay Faults in Combinational Circuits under the Ambiguous Delay Model

スポンサーリンク

概要

• 論文の詳細を見る

• In our previous paper [9] we presented a pathtracing method of multiple gate delay fault diagnosis in combinational circuits. In this paper, we propose an improved method that uses the ambiguous delay model. This delay model makes provision for parameter variations in the manufacturing process of ICs. For the effectiveness of the current method, we propose a timed 8-valued simulation and some new diagnostic rules. Furthermore, we introduce a preparatory process that speeds up diagnosis. Also, at the end of diagnosis, additional information from the results of the preparatory process makes it possible to distinguish between non-existent faults and undiagnosed faults.

• 社団法人電子情報通信学会の論文
• 1999-12-25

著者

• Takamatsu Y

  Graduate School Of Science And Engineering Ehime University

• Takamatsu Yuzo

  Faculty Of Engineering Ehime University

• TAKAHASHI Hiroshi

  Faculty of Fisheries, Hokkaido University

• Boateng K

  The Authors Are With The Faculty Of Engineering Ehime University

• BOATENG Kwame

  Faculty of Engineering, Ehime University

• Takahashi Hiroshi

  The Authors Are With The Faculty Of Engineering Ehime University

• Takahashi Hiroshi

  Faculty Of Engineering Ehime University

関連論文

• D-10-3 スキャン回路におけるクロストーク故障の検出可能性について(D-10. ディペンダブルコンピューティング,一般セッション)
• D-10-1 ハードウエアテスト生成ツールを用いた組み込みシステムのテストケース生成について(D-10. ディペンダブルコンピューティング,一般セッション)
• ゲートレベルを用いたトランジスタショートに対するテスト生成法(セッション3 : テスト生成, VLSI設計とテスト及び一般)
• 組合せ回路および順序回路に対する検出・非検出情報に基づく診断用テスト圧縮法(テスト容易化設計,システムLSI設計とその技術)
• 組合せ回路および順序回路に対する診断用テスト圧縮法(LSIシステムの実装・モジュール化・インタフェース技術, テスト技術)
• 抵抗性オープン故障のモデル化とそのテスト生成について(テスト生成,VLSI設計とテスト及び一般)
• TEGチップのデジタル測定によるオープン故障のモデル化の検討(故障モデル・故障許容・故障診断,VLSI設計とテスト及び一般)
• 故障励起関数を利用したオープン故障の診断法(ディペンダブルコンピューティング)
• 隣接信号線を考慮したオープン故障のテストパターンについて(欠陥ベーステスト,VLSI設計とテスト及び一般)
• TEGチップを用いたオープン故障の解析(テスト生成,デザインガイア2008-VLSI設計の新しい大地)
• TEGチップを用いたオープン故障の解析(テスト生成,デザインガイア2008-VLSI設計の新しい大地)
• TEGチップを用いたオープン故障の解析(テスト生成,デザインガイア2008-VLSI設計の新しい大地-)
• オープン故障診断の性能向上について(設計/テスト/検証)
• 隣接信号線を考慮した動的なオープン故障に対する故障診断法(故障診断,VLSI設計とテスト及び一般)
• 隣接信号線を考慮したオープン故障の一モデルとその故障診断(BISTと故障診断,VLSI設計とテスト及び一般)
• 検出/非検出情報に基づく複数故障モデルに対する故障診断法(故障診断, VLSI 設計とテスト及び一般)
• 検出/非検出情報に基づくオープン故障診断への誤り経路追跡法の適用(故障診断, VLSI 設計とテスト及び一般)
• 不確かなテスト集合の検出/非検出情報に基づくオープン故障の診断法(BIST と故障診断, VLSI 設計とテスト及び一般)
• 不確かなテスト集合の検出/非検出情報に基づくブリッジ故障の診断法(BIST と故障診断, VLSI 設計とテスト及び一般)
• 不確かなテスト集合によるブリッジ故障診断(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
• 不確かなテスト集合によるブリッジ故障診断(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
• 論理回路の故障診断法 : 外部出力応答に基づく故障箇所指摘法の発展(ディペンダブルコンピューティング)
• 検出可能な遅延故障サイズを考慮した遅延故障診断法(ディペンダブルコンピューティング)
• 縮退故障用ATPGを用いた遷移故障の診断用テスト生成法(設計/テスト/検証,設計/テスト/検証)
• D-10-19 遅延故障シミュレーションに基づく欠陥診断(D-10. ディペンダブルコンピューティング,一般セッション)
• 組合せ回路に対する欠陥考慮テストパターンの一生成法(欠陥ベーステスト,VLSI設計とテスト及び一般)
• D-10-2 動的なオープン故障に対するテストパターン生成法(D-10. ディペンダブルコンピューティング,一般セッション)
• 遷移故障に対する診断用テスト生成法(故障診断,VLSI設計とテスト及び一般)
• D-10-2 縮退故障テストを利用したオープン故障のテスト生成法(D-10.ディペンダブルコンピューティング,一般講演)
• D-10-1 ハードウェア設計に対するソフトウェアメトリクスの適用(D-10.ディペンダブルコンピューティング,一般講演)
• 組合せ回路および順序回路に対する診断用テスト圧縮法(LSIシステムの実装・モジュール化・インタフェース技術, テスト技術)
• 検出/非検出情報に基づくオープン故障の一診断法(ディペンダブルコンピューティング)
• BIST環境における不確かなテスト集合による単一縮退故障の一診断法(診断, LSIのテスト・診断技術論文)
• 不確かなテスト集合による多重縮退故障の診断(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
• Morphological Features of a Russian Freshwater Goby, Rhinogobius lindbergi (Pisces:Gobiidae), and Its Genetic Relationships to Japanese Species
• Karyotype of Siberian taimen Hucho taimen from Amur River Basin
• Addressing Defect Coverage through Generating Test Vectors for Transistor Defects
• Maximizing Stuck-Open Fault Coverage Using Stuck-at Test Vectors
• Fault Simulation and Test Generation for Transistor Shorts Using Stuck-at Test Tools
• On Finding Don't Cares in Test Sequences for Sequential Circuits(Dependable Computing)
• Generation of Test Sequences with Low Power Dissipation for Sequential Circuits(Test Generation and Compaction)(Test and Verification of VLSI)
• Problems and Solutions on IDDQ Testing
• Post-BIST Fault Diagnosis for Multiple Faults
• Fault Diagnosis on Multiple Fault Models by Using Pass/Fail Information
• Spermatogenesis in immature mammals
• An Alternative Test Generation for Path Delay Faults by Using N_i-Detection Test Sets(Test)(Dependable Computing)
• An Alternative Test Generation for Path Delay Faults by Using N_i-Detection Test Sets
• Diagnosing Crosstalk Faults in Sequential Circuits Using Fault Simulation(Special Issue on Test and Verification of VLSI)
• Compaction of Test Vectors for IDDQ Testing of Sequential Circuits
• D-10-8 活性化経路評価関数に基づくパターン選択(D-10.ディペンダブルコンピューティング,一般セッション)
• 欠陥検出テストのためのテストパターン選択(テスト生成,VLSI設計とテスト及び一般)
• Design of C-Testable Modified-Booth Multipliers
• Diagnosing Delay Faults in Combinational Circuits under the Ambiguous Delay Model
• A Method of Generating Tests with Linearity Property for Gate Delay Faults in Combinational Circuits
• A Method of Test Generation for Iterative Logic Arrays (特集:VLSIプロセッサ及び新アーキテクチャLSI技術,一般)
• A Method of Test Generation for Iterative Logic Arrays (特集 VLSIプロセッサ及び新アーキテクスチャLSI技術、一般)
• A Method of Test Generation for Iterative Logic Arrays (特集:VLSIプロセッサ及び新アーキテクチャLSI技術,一般)
• Multiple Gate Delay Fault Diagnosis Using Test-Pairs for Marginal Delays(Special Issue on Test and Diagnosis of VLSI)
• A Study for Testability of Redundant Faults in Combinational Circuits Using Delay Effects
• Improved Forward Test Generation of Sequential Circuits Using Variable-Length Time Frames (Special Issue on VLSI Testing and Testable Design)
• A Method of Multiple Fault Diagnosis in Sequential Circuits by Sensitizing Sequence Pairs (Special Issue on Fault-Tolerant Computing)
• 招待講演 シグナルインティグリティ不良に対する実証的研究の試み (ディペンダブルコンピューティング)
• バウンダリスキャンテストにおける新たな課題 : 相互接続テスト中にIC内部で発生している問題の考察(テスト生成・レスト容易化設計,VLSI設計とテスト及び一般)
• Design of C-Testable Modified-Booth Multipliers Under the Stuck-at Fault Model
• 通信・放送融合における著著作権問題 : 裁判例と各国の比較から導く日本著作権法のあり方(情報管理・情報利用,インターネットと情報倫理教育,一般)
• 通信・放送融合における著著作権問題 : 裁判例と各国の比較から導く日本著作権法のあり方(情報管理・情報利用,インターネットと情報倫理教育,一般)

もっと見る 閉じる

スポンサーリンク