ハードデイスク用アナログデジタル混載240Mbps CMOS-EPRMLリードチャンネルチップ

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概要

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ハードデイスク用アナログデジタル混載の240Mbps CMOS-EPRMLリードチャンネル信号処理チップを開発した。0.35um-CMOSの微細化を用いて高速化し、電源電圧を3.3Vに下げることにより低電力化した。フィルタの設計には微細CMOSに適したゲイン調整回路を用いた新規フィルタ方式を開発した。A/D変換器には低電力化が可能なパイプライン方式のA/D変換器を開発した。さらにPLLにもアナログ引き込みとデジタル高精度トラッキングが可能なPLL方式を開発した。これらの回路技術により、240Mbpsで10^<**>(-9)のビットエラーレートの性能を1Wの低消費電力で実現できた。
1999-01-21

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