同期式システムにおける配線遅延の影響
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概要
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現在同期式プロセッサは、より高速に、より高機能に、という方向で進歩している。より高機能なプロセッサを得るために、LSIチップの高密度化・大面積化が進められている。また、高速なプロセッサを得るために素子の高速化がはかられている。これまでは、より高速な素子を用いれば、その分確実に高速なプロセッサを作ることができた。しかし最近、実験室レベルではスイッチンク遅延が数ピコ(10^2)秒という超高速素子が実現されたという報告がいくつかある。こうした"ピコ秒素子"が実用化された暁には、現在の同期式プロセッサのアーキテクチャではその性能を十分に活用できず、高速な素子を用いても高速なプロセッサを実現できないことが容易に予想される。現在一般に用いられているプロセッサのクロック周期は、ゲート段数と配線遅延によって制限されているが、ゲート段数に依存するところが大きいため、設計法を改善すればそれが直ちに周期に反映され、チップサイズによって周期が制限されることはない。しかし、デバイス技術の進歩により"ピコ秒素子"が実用段階にはいった時には、スイッチング遅延に対して相対的に配線遅延がはるかに大きくなるため、チップサイズによって周期の下限が定まってしまう。これはとりもなおさず、この同期式アーキテクチャでは"ピコ秒素子"の性能を十分引き出せないことを意味している。そこで本稿では、同期式プロセッサにおける配線遅延の影響を評価し、いかに高速な素子を用いても克服することのできない単一同期式システムの性能限界を具体的に示す。
- 一般社団法人情報処理学会の論文
- 1991-02-25